Verilog 学習メモ

Verilog 自習帳>代表的な回路の書き方

セレクタの書き方

function と case を使う。
case ですべての条件を列挙する。
assign で代入する。
※注: 優先条件付きセレクタの時は if～elseを使う。

function [9:0]selector;
	input [1:0] sel;
  	input [9:0] in_a;
  	input [9:0] in_b;

	case ( sel )
    		2'b00 : selector = in_a;
		2'b01 : selector = in_b;
		2'b10 : selector = in_a - in_b;
		2'b11 : selector = (in_a - in_b) << 2;
  	endcase
endfunction

assign out_w = selector(SEL, out_cnt_in, out_cnt_ref);

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カウンタの書き方

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always @(posedge CLK)を使う。
ifでまずリセット条件を書き、対応するelseでカウントする。
非同期リセットにすると、GCLRn 端子に割り当てられる。それ以外の端子にリセットを割り当てたいときは、同期リセットにする。
カウンタのメインレジスタ(下例では count)は reg 宣言して、 always 後にassignで代入する。

input CNT;
input RST;
input CLK;
output [9:0] OUT_P;

reg [1:0] cnt_1;
reg [9:0] count;

always @(posedge CLK) begin
	if (RST) begin          // sync reset
		count <= 10'b0;     // because NOT TO ASSIGNED TO GCLRn
	end else begin
		if (cnt_1 == 2'b01)  // rising edge
			count <= count + 1;
	end
end
assign OUT_P = count;

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エッジ検出の方法

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クロックとシフトレジスタを使ってサンプリングする。

input CLK;
input CNT;
reg [1:0] cnt_1;
always @(posedge CLK)
	cnt_1 <= {cnt_1[0], CNT};

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分周器の書き方

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always でカウンタを書く。
基本はプリセット付きダウンカウンタ。
分周出力のデューティ比が不問ならば、最上位ビットを出力する。(デコーダは不要)

output OUT_CLK;
input CLK;
// normal divider
reg [10:0]regs;
always @(posedge CLK) begin
	if (regs) begin
		regs <= regs - 1;
	end
	else begin
		regs <= 1843;	
	end
end
assign OUT_CLK = regs[10];

デューティ比を希望するときは(ローカルクロックなど)は、カウンタリセットと同時に出力するか(レジスタが1個増える)か、リセット条件をデコードしてやる(リダクション演算子が便利)必要があるでしょう。たぶん、後者がお徳です。

output OUT_CLK;
reg OUT_CLK;
always @(posedge CLK) begin
	if (regs) begin
		regs <= regs - 1;
		OUT_CLK <= 0;
	end
	else begin
		regs <= 1843;	
		OUT_CLK <= 1;
	end
end

always @(posedge CLK) begin
	if (regs) begin
		regs <= regs - 1;
	end
	else begin
		regs <= 1843;	
	end
end
assign OUT_CLK = ~|regs;

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フラクショナル・デバイダ(分数比分周器)

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順次加算器を使う。
ビット数をn、加算数をaとすると、分周比は a/(2ⁿ)となる。
出力は最上位ビットを取れば十分。
1/(2ⁿ)のジッタが現れるが、出力デューティ比はほぼ 50%

// fractional divider
reg [17:0]regs;
wire [7:0]add;

always @(posedge CLK) begin
	if (regs > 18'b11111_11111_11111_111)
		regs <= 0;
	else
		regs <= regs + add;	
end

assign OUT_CLK = regs[17];

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近藤靖浩